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另外網站求職攻略| 關於Verilog的10道判斷題 - 有備資訊也說明：今天為大家解析中興FPGA崗最後一部分內容，即判斷部分的筆試題，至此 ... 才會真正生成暫存器。wire型變數用於物理連線，用在assign連續賦值語句中。

國立高雄大學 資訊工程學系碩士班 潘欣泰所指導 蘇育德的 可重組類神經網路晶片設計並實現於FPGA （2019），提出verilog assign判斷關鍵因素是什麼，來自於可重組式類神經網路、場域可程式化邏輯閘陣列、Verilog、倒傳遞。

而第二篇論文國立暨南國際大學 光電科技碩士學位學程在職專班 孫台平所指導 王騰翊的 高解析度雙波段紅外線影像讀取介面設計與實現 （2012），提出因為有 讀出電路、濾波器、訊號介面板、FPGA、陣列顯示的重點而找出了 verilog assign判斷的解答。

最後網站Verilog中的XOR（异或）和XNOR（同或）則補充：assign c = a ^ b ; ... 这里就来总结下^的用法：（1）奇偶判断^a操作就是将a中的每一位按位逐一进行异或， ... verilog符号与或非异或_verilog语言的异或.

接下來讓我們看這些論文和書籍都說些什麼吧：

除了verilog assign判斷，大家也想知道這些：

可重組類神經網路晶片設計並實現於FPGA

為了解決verilog assign判斷的問題，作者蘇育德 這樣論述：

本研究在硬體上實現類神經網路(Artificial Neural Network，ANN)的架構，並只在硬體上完成更新權重以及偏權值的工作，在更新權重及偏權值後在FPGA上輸出正確的分類結果，訓練方式以常見的Forward and Backward Propagation進行權重以及偏權值的更新，並利用近似Sigmoid函數的簡化函數作為激勵函數來減低在硬體中的運算量，並比較了兩種近似Sigmoid函數的簡化函數的時間以及硬體占用情況，實驗以Verilog硬體描述語言編寫，以達成XOR、XNOR等在二維座標空間中無法以一條線切割分類出正確結果的邏輯判斷為訓練目標，本研究驗證了類神經網路在硬體

上進行可重組架構訓練的可能性。

高解析度雙波段紅外線影像讀取介面設計與實現

為了解決verilog assign判斷的問題，作者王騰翊 這樣論述：

訊號介面電路於紅外線陣列感測系統中重要性僅次於讀取電路，它扮演著類比訊號與數位訊號間之溝通橋樑，因此本論文將探討訊號介面電路並將其設計與實現，先將其整合於單波段感測讀取電路之系統驗證，再搭配先導型雙波段感測架構來驗證，將系統整合為可單輸出與雙輸出切換之架構。藉由此小陣列讀取系統驗證之結果，再將其理論擴展至320x256大陣列讀取系統，如次即可得知訊號介面電路於當下系統介面適用與否，亦可將設計理念與介面電路設計想法延伸至640x512等更大陣列讀取系統來判斷適用性。 紅外線影像介面系統設計主要包含緩衝放大器、低通濾波器、高速類比數位轉換器與FPGA(Field-programmabl

e gate array)，將其整合開發成讀取電路訊號介面模組板。此系統利用FPGA提供數位控制訊號，主要供給陣列讀取電路與類比數位轉換器時脈，系統訊號方能同步處理、輸出、儲存與顯像。當前端陣列讀取電路將感測器訊號轉換為電的訊號，再經由訊號介面板處理後傳送至FPGA開發板，藉由FPGA對訊號處理與運算再傳送至開發板中顯像電路後於螢幕上顯像。 紅外線陣列感測系統之訊號介面電路板於先導型讀取晶片中驗證，陣列大小分別為10x8及16x12兩種，訊號介面電路經穩定度驗證後解析度可達11 bit，系統整合後系統解析度亦可達到9 bit，符合開發板之顯像輸出解析度。系統像素輸出速度極限為1.47MHz

，濾波器採用unit gain Butterworth二階低通濾波器之架構設計，高速類比數位轉換器為12 bit 逐漸逼近式架構，整體系統各像素轉換時間約681ns，理論訊號延遲時間約340ns。

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